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反封锁的封装技术

发布时间:2019-06-07 01:15 来源:未知 编辑:admin

  美国商务部工业安全署 (Department of Commerce, Bureau of Industry and Security, BIS) 于 11 月 19 日发布一份可能是历来最严格的技术出口管制先期通知,在14 个政府考虑进行管制的类别中,包括了人工智能、芯片、量子计算、机器人、脸部和声纹辨识技术等,被认为涉及国家安全和高端新兴科技的关键领域。相关征询意见的开始时间為美国当地 11 月 19 日,截止时间是 12 月 19 日。美国商务部和其他机构的审查,将根据征询到的意见来评估,进而更新出口管制清单。

  虽然该公告没有直接提及中国,但由于美中贸易战的持续扩大,很多中国高科技公司便对号入座式地担心赖以生存的系统单芯片 (System on a Chip,SoC),因大多来自美国,而会被限制出口。但是,这些 SoC 的终端产品是营销至全球各地,受影响的将不会只是单一国家或地区,而是世界经济发展的驱动力。?

  细看这份 14 类技术出口管制清单内容,半导体产业相关之材料、装备、操作系统与软件等,并未列入管制范畴。依此推论,或许可将此出口管制措施,解读为是一种推迟中国制造 2025 的手段?加大与韩日欧等国的科技差距?或是作为美国在贸易谈判的恐吓筹码之一?而系统单芯片 (SoC) 主要是以中央处理器 (CPU) 或是微控制器 (MCU) 为大宗,只要列表中的管制细目能规范是特定高端用途的 SoC,其伤害影响就可限缩在可控的范围之内。即便如此,出口管制清单的出现,警醒高端新兴科技产业的凛冬将至,也宣告半导体产业开启自力更生之路乃是重中之重。

  ACM 通讯 (ACM Communications) 在线杂志九月份刊登了一篇来自谷歌 (Google) 的文章,作者之一正是谷歌 TPU 团队成员、伯克利大学退休教授、2017 年图灵奖获得者 David Patterson。值得注意的是,这篇文章引用三个定律,仔细地审视了近几十年的半导体 CPU 发展历程,以及人工智能芯片 (AI TPU) 研究,並提出了不同的思考方向。

  1965 年,据英特尔创始人之一的Gordon Moore预测 (摩尔定律),芯片中的晶体管数量每一两年都会增加一倍。摩尔定律作为硅基半导体产业创新与发展的基础之一,几十年来,半导体行业一直遵循着摩尔技术微缩定律、产品升级降价与建立经济门槛的节奏,一步一步地往前蓬勃发展。从而使大众能以相对低廉的价格享有更好性能的电子产品,使人类社会飞速地进入信息与网络的时代。同时在半导体工业界也诞生了一大批巨无霸企业,比如 Intel、三星与台积电…等。

  然而,尺寸微缩的物理瓶颈,已陆续显现在存储器产品及其他各类 IC 产品 (如图一所示)。2014 年推出的 DRAM 芯片包含了 80 亿个晶体管,而在人们的预测中即使到了 2019 年,带有 160 亿个晶体管的 DRAM 芯片也不会大规模生产,但根据摩尔定律的预测,四年里晶体管数量应该变成四倍多。2010 年款的英特尔至强 E5 处理器拥有 23 亿个晶体管,而 2016 年的至强 E5 也只有 72 亿个晶体管,或者说比摩尔定律预计的数值低 2.5 倍 — 显然, 纵使半导体工艺还在进步,但其脚步已十分缓慢。

  微缩的第二个定律 Dennard Scaling是一个鲜为人知,但同样重要的观察结果。Robert Dennard 在 1974 年提出,晶体管虽不断变小,但芯片的功率密度须配合硅晶的散热通量维持不变。例如晶体管尺寸线性缩小两倍,那么同样面积上芯片中晶体管的数量就增加为 4 倍。同时,电流和电压如果也降低了二分之一,它所使用的功率将下降 4 倍,这样芯片才能在相同的频率下维持相同的功率密度,避免温度过高而烧毁晶体管。

  Dennard Scaling 在被发现的 30 年后结束,其原因并不是因为晶体管的尺寸不再缩小,而是因为电流和电压不能再继续下降的同时保持可靠性了。祸不单行的是继续提升指令级别并行运算的方法也付诸阙如,这迫使芯片设计者只能从单核高耗能处理器转换到多核高效率处理器。「核爆」时代的来临也是在预期之中。

  第三个定律是由 IBM 著名工程师,阿姆达尔在 1967 年所提出,该定律认为不断增加处理器数量会导致性能提升的递减。阿姆达尔定律说,并行计算的理论加速受到任务顺序部分的限制; 如果任务的 1/8 是串行的,则最大加速也只比原始性能高 8 倍 — 即使任务的其余部分很容易并行,并且架构师增加了 100 个处理器也是如此。

  举 CPU SoC 为例,就是将原本不同功能的 IC,整合在一颗芯片中。藉由缩小不同 IC 间的距离,提升芯片的计算速度,同时缩小体积。例如 Intel 处理器 (CPU) 中就包括有逻辑运算核心 (Logic Core)、图像处理器、缓存 (SRAM) 及北桥 (North Bridge) 等不同功能的 IC。

  设计一颗 CPU 时就需要相当多的元器件间的性能取舍与技术配合,当 IC 芯片各自封装时, IC 与 IC 间的距离较远,且各有封装外部保护,比较不会发生交互干扰的情形。但是,当不同功能 IC 拉近距离做在一起时,就是噩梦的开始,像是通讯芯片的高频讯号可能会影响其他功能的 IC 等情形。

  图三:intel 4 核心处理器版图设计,其中 L3 缓存 (SRAM) 占据相当大的面积比例

  静态随机存取存储器 (Static Random-Access Memory,SRAM) 是一种置于 CPU 与主存间的高速缓存 (Cache),一般高效能 CPU 中通常有 L1、L2 与 L3 三级高速缓存。其中 L1 与 L2 的存储容量较小 (128 - 512Kb),L3 的存储容量则较大 (4 - 8Mb),然而却对 CPU 的整体运作速度具有决定性的影响。表一中 SRAM 存储单元的特征尺寸面积随着工艺演进却无法如逻辑运算单元作等比例缩小,L3 高速缓存已占到新一代 CPU 40% 以上的面积。这也造成 CPU SoC 在性能与面积成本无法同时兼顾的情况下,必须寻找其它的解决方案。

  表一:6T SRAM存储单元的特征尺寸面积随着工艺演进却无法如逻辑运算单元作等比例缩小。

  当晶体管数量的年增率明显的在放缓,这反映了摩尔定律的瓶颈逐渐浮现;而每平方毫米芯片面积的功耗正在增加,毕竟 Dennard Scaling 也结束了;因为电子的移动、机械和发热限制,芯片设计师们充分发挥多核心的能力,但这也受到阿姆达尔定律的限制。综合上面的几项限制条件下,架构师们现在普遍认为, 能显着改进性能、价格、能耗三者平衡的唯一途径就是特定领域的架构 — 它们只适用于处理几种特定的任务,但效率非常高。我们也可泛称它们是一种 ASIC (Application Specific IC)。

  人工智能 (AI) 芯片 (xPU),因为智能芯片厂商的命名方式不同,如 Google TPU、华为的 (NPU),就很适合独立设计来完成特定的任务。Google TPU 就是一种专用集成电路,但它运行的程序来自 TensorFlow 框架下的神经网络,驱动了 Google 数据中心的许多重要应用,包括图像识别、翻译、搜索和游戏。神经网络的推理阶段通常会有严格的响应时间要求,因为它们通常是面向用户的应用,这降低了通用计算机所使用技术的有效性。通过专门为神经网络重新分配芯片计算资源,TPU 在真实数据中心负载环境下效率要比通用类型的计算机高 30 - 80 倍。AlphaGo Lee、AlphaGo Master、进化到 AiphaGo Zero,也见证了 TPU 效能的快速跃升。

  不只是 Google,台积电与各大芯片设计大厂与代工厂,都已认为 SoC 不再是延续摩尔定律的主流方向。

  System in a Package (SiP) 从架构上来讲,SiP 是将多种功能芯片,包括处理器、MEMS、光学器件、存储器等功能芯片,与电阻及电容、连接器、天线等无源器件集成在一个封装内,形成一个系统或者子系统,从而实现一个基本完整的功能。与 SOC (片上系统) 不同的是,系统级封装是采用不同芯片进行并排或叠加的封装方式,而 SoC 则是高度集成的芯片产品。从封装发展的角度来看,因电子产品在体积、处理速度或电性特性各方面的需求考虑下,SoC 曾经被确立为未来电子产品设计的关键与发展方向。但随着近年来 SoC 生产成本越来越高,集成不同元器件的设计限制多且困难度极高,频频遭遇技术障碍,造成 SoC 的发展面临瓶颈,进而使 SiP 的发展越来越被业界重视。

  然而,绝对不可从封装的立场出发来看 SiP。要视 SiP 是摩尔定律的延伸,透过先进的封装概念,从而使系统能显着改进性能、价格与能耗三者平衡的重要途径。换句话说,SiP 是系统设计端与芯片设计端的无缝集成,将一个先进的系统或子系统的架构,全部或大部份电子功能配置在集成基板内,而芯片以 2D、2.5D、3D 的方式,有机地接合到集成基板的封装方式。

  Apple Watch 就是采用 SiP 技术的最佳案例。因为 iWatch 的内部空间太小,它无法采用传统的技术,而 SoC 的设计成本又太高,SiP 成了首要之选。将整个电脑架构封装成一颗芯片,不单缩小体积还满足期望的效能,让手表有更多的空间放电池。下图四便是 Apple Watch 芯片的结构图,可以看到相当多的 IC 包含在其中。

  在先进封装领域,台积电的脚步确实走的相当快速与前瞻,尽管 CoWoS 锁定量少质精的极高阶芯片,从 2.5D 技术延伸的 InFO (集成型晶圆级扇出封装),则早已经因为苹果 (Apple) 的采用而声名大噪。为进一步布局次世代先进封装,持续替摩尔定律延寿,台积电预估投资 100 亿美元盖先进封测厂,最快在 1 年半完工。

  台积电所提出的系统级集成芯片 (System-On-Integrated-Chips) 技术,将配合 WoW (Wafer-on-Wafer) 与 CoW (Chip-on-wafer) 制程,替芯片业者提供更能够容许各种设计组合的服务,特别能够结合高带宽存储器 (HBM)。研发并推动植基于 2.5D/3D IC 封装制程延伸的新技术,更讲究「弹性」与「异质集成」,往系统级封装 (SiP) 概念靠拢。

  相较而言,MIT 则推出黑科技,要让 90nm 芯片打败 7nm 芯片?

  该项目基于麻省理工学院电子与计算机工程助理教授 Max Shulaker 及其在斯坦福大学的同事 Subhasish Mitra 和 H.-S. Philip Wong 开发的一种技术,该技术允许将碳纳米管晶体管和电阻式 RAM 存储器 (RRAM) 构建在普通 CMOS 逻辑芯片之上。利用芯片 3D 封装集成技术,使得以用了数十年之久的旧制造工艺制造出来的系统组件能与以目前最先进的技术所制造出来的单芯片组件相媲美。

  在接下来的三年里,Shulaker 在麻省理工学院的团队将专注于开发制造工艺,斯坦福大学团队将创建设计工具以帮助工程师充分利用 CMOS、纳米管晶体管和 RRAM 的堆叠所带来的性能提升。而 Skywater 将开发和测试在其制造厂中运行的一套高产的 “工艺流程”。

  能够在不需要花高价置换到更先进技术的情况下就能提高性能,将标准重新设回 90 纳米,这对于 SkyWater以 及其他小型制造厂来说是一个巨大的胜利。最新的极紫外光刻技术的工艺动辄需要数十亿美元的投资,要维持运营所需的产量,并不利于它们为小型物联网客户提供服务。

  DIGITIMES Research 调查指出国内集成电路设计业企业数已达到 1380 余家,其中:海思、展锐已进入全球前十大企业:另有中兴微、华大半导体、南瑞智芯、芯成半导体 (北京硅成)、大唐半导体、北京兆易创新、澜起科技、瑞芯微等 9 家企业同时进入全球 IC 设计前五十大企业。也预测 2018 年中国 IC 封测产值可望突破 300 亿美元,达到 333 亿美元 (约合人民币 2,132.86 亿元),同比增长 19.20%。

  此外,IC 制造业也将快速增长,2018~2019 年间投资热点将仍以芯片代工和存储器两大领域为主;重大项目投资包括台积电、中芯国际、联电、紫光集团、华力微电子、长江存储、力晶科技等国内企业,以及英特尔、三星、SK 海力士和格罗方德等半导体厂商,均宣布了各自的投资计划。到 2020 年,芯片制造业有望超过封装测试业。这几年来半导体产业积极布局与投资在 5G 通讯、人工智能与物联网的硬件、韧件与软件的应用产品开发与布建。期望藉由全球 5G 通讯大规模启用后,能快速提升国产半导体芯片的产品多元性、技术性、高值性与进口替代。

  中芯国际是中国所依靠的牵头企业,带领国产半导体材料商、设备商与设计公司,迈向全产业链自主生产目标。然而,在先进封装的研发投入与设厂投资方面,则缺乏终端产品开发的牵头企业,能带领芯片设计公司、芯片代工及封测厂,从新的系统架构出发,建立 SiP 的新工艺与产业链。

  美国 14 类高端科技出口管制大棒,是贸易战的组合拳之一,含括人工智能、芯片、量子计算、机器人、脸部和声纹辨识技术等等高端新兴科技的关键领域限制。所幸的是,半导体产业相关之材料、装备、操作系统与软件等,并未列入管制范畴。美国已出手干预自由市场的运作机制,对昔日的贸易伙伴也完全不留情面。美国的保护主义与贸易壁垒的极限施压,让全球各个产业都要改变原来发展的惯性,也要准备面对最大的不确定性。

  今天是《半导体行业观察》为您分享的第1799期内容,欢迎关注。返回搜狐,查看更多

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